ОПИСАНИЕ СИГНАЛОВ И ОПЕРАЦИЙ
МАГИСТРАЛИ
СИГНАЛЫ УПРАВЛЕНИЯ
СНУПОМ
Управление "снупом" (SC1,SC2) - входные
сигналы, определяющие операцию "снупа", которая должна быть проведена
MC68040 для альтернативного владельца магистрали. При "снупе" в
циклах чтения MC68040 может включиться в пересылку, выставив данные
из кэша данных, когда копия в памяти устарела (данные недостоверны),
обеспечивая альтернативногвладельца достоверными данными. Циклы
записи также могут быть снупированы для того, чтобы либо заполнить
внутренний кэш данных новыми данными, либо для того, чтобы сделать
соответствующие линии кэша недостоверными, гарантируя в последующих
циклах чтения MC68040 обращение к достоверной информации. В табл.9.7
представлены значения сигналов SC1 и SC2. Эти сигналы игнорируются,
если процессор сам является владельцем магистрали.

Запрещение памяти MI - выходной сигнал,
запрещающий внешней памяти отвечать альтернативному владельцу магистрали,
когда MC68040 снупирует обращение.
СИГНАЛЫ АРБИТРАЖА
Требование магистрали BR# - выходной сигнал,
показывающий внешнему арбитру, что MC68040 должен получить магистраль.
Сигнал снимается, как только MC68040 начинает обращение в магистрали.
Передача магистрали BG# - входной сигнал
от внешнего арбитра, показывающий, что он может получить магистраль
после завершения текущей пересылки.
Магистраль занята ВВ# - трехстабильный
двунаправленный сигнал, показывающий, что магистраль занята. Входной
сигнал означает контроль магистрали альтернативным владельцем. Выходной
сигнал означает управление магистралью MC68040.
СИГНАЛЫ УПРАВЛЕНИЯ ПРОЦЕССОРОМ
Запрещение внутренних кэшей CDIS# - входной
сигнал, динамически отключающий внутренние кэши по границе следующего
обращения к ним. Сигнал не очищает содержимое кэшей, их входы остаются
без изменений и становятся доступными после снятия сигнала.
Запрет механизма трансляции MMU MDIS# -
входной сигнал, динамически отключающий трансляцию адресов MMU.
Сигнал не очищает содержимое кэша адресных трансляций, его входы
остаются без изменений и становятся доступными после снятия сигнала.
Сброс процессора RSTI# - входной сигнал,
заставляющий MC68040 приступить к обработке исключения по сбросу.
Сброс внешних устройств RSTO# - выходной
сигнал, выдаваемый MC68040 для сброса внешних устройств при выполнении
инструкции RESET.
СИГНАЛЫ УПРАВЛЕНИЯ ПРЕРЫВАНИЯМИ
Уровень приоритета прерываний (IPL2#, IPL1#,
IPL0#) - входные сигналы, обеспечивающие индикацию запроса прерывания
от периферии и индикацию уровня этого запроса.
Задержка обслуживания прерывания IPEND#
- выходной сигнал, показывающий, что запрос прерывания был распознан,
и его уровень превышает текущую маску прерываний в регистре SR.
Автовектор AVEC# - входной сигнал. Если
он установлен вместе с сигналом ТА# в цикле подтверждения прерывания,
то процессор должен сам сгенерировать номер вектора.
СИГНАЛЫ СОСТОЯНИЯ И ТАКТОВ
Состояние процессора (PST3-PST0) - выходные
сигналы, показывающие состояние IU. Сигналы синхронизированы тактами
BCLK. В табл.9.8 представлены значения сигналов PST3-PST0.

Такты магистрали BCLK - входной сигнал,
для временной привязки ко всем процессам в магистрали.
Такты процессора PCLK - входной сигнал
для управления всей внутренней синхронизацией процессора (PCLK=
2 х BCLK).
СИГНАЛЫ ТЕСТИРОВАНИЯ
Пять сигналов тестирования поддерживают тестовый
интерфейс по IEEE PI 149.1 "TEST ACCESS PORT (TAP) FOR BOUNDARY
SCAN TESTING OF BOARD INTERCONNECTS".
Такты тестирования TCK - входной сигнал, используемый
для тактирования тестовой логики (независимо от тактов процессора).
Выбор тестового режима TMS - входной сигнал.
Этот сигнал декодируется контроллером ТАР и служит для различения
принципиальных операций цепей поддержки тестового режима.
Вход тестовых данные TDI - вход последовательных
данных ТАР.
Выход тестовых данных TDO.
Трехстабильный выходной сигнал, передающий последовательные
данные из ТАР.
Сброс порта тестирования TRST# - входной
сигнал сброса контроллера ТАР.
ПИТАНИЕ
Vcc, GND
Вход источника положительный относительно земли.
|