ОПИСАНИЕ СИГНАЛОВ И ОПЕРАЦИЙ МАГИСТРАЛИ

---

       ОПЕРАЦИИ МАГИСТРАЛИ

    MC68030 обеспечивает следующие операции магистрали:
    1. Циклы передачи данных:

    асинхронные:

• цикл чтения;
• цикл записи;
• цикл "Чтение-Модификация-Запись";

    синхронные;
    пакетные;
   2. Циклы в пространстве процессора:

• подтверждение прерывания;
• подтверждение точки останова;
• цикл контроля уровня доступа;
• операции сопроцессора;
• арбитраж.

   MC68030 может осуществлять пересылки по магистрали (циклы передачи данных) в одном из трех режимов: асинхронном, синхронном или пакетном. Асинхронные операции MC68030 отличаются от асинхронных операций MC68020 только тем, что у MC68030 циклы чтения и записи занимают 2 периода CLK (соответственно короче оказывается и цикл "Чтения-Модификации-Записи"). Все принципы обмена сигналами при этом полностью сохраняются.
   СИНХРОННЫЕ ОПЕРАЦИИ. Синхронные циклы магистрали (рис.8.4, 8.5) должны завершаться сигналом STERM# (циклы, завершаемые сигналами DSACK0#, DSACK1#, могут работать синхронно, если эти сигналы привязаны фронтам тактовой частоты).
Синхронные циклы, завершаемые сигналом STERM, предназначены только для работы с 32-битной периферией.
   ЦИКЛ ПАКЕТНОЙ ПЕРЕДАЧИ. MC68030 поддерживает режим пакетной передачи по магистрали, позволяющий передавать длинное слово за один период CLK. Этот режим может быть использован только для заполнения внутрикристальных кэшей (данных или инструкций) при работе с 32-битной периферией.
   Режим пакетной передачи инициируется самим MC68030, если происходит промах при обращении к любому из внутренних кэшей. В одном пакете может быть передано до четырех длинных слов (заполнена одна линия кэша). Это возможно при выполнении следующего условия: в регистре управления кэшем CACR установлен либо бит DBE (разрешение пакетной передачи для кэша данных), либо бит IВЕ (разрешение пакетной передачи для кэша инструкций).
   Технически пакетный режим магистрали устанавливается следующим образом:

• MC68030 устанавливает сигнал CBREQ# (запрос пакетного режима);
• 32-битная адресуемая периферия должна установить сигнал подтверждения пакетного режима передачи СВАСК# и сигнал STREM;
• как только MC68030 распознает сигналы СВАСК# и STREM#, он оставляет неизменными сигналы AS#, DS#, R/W#, уровни сигналов на линиях адреса и функционального кода, а также сигналы SIZ0#и SIZ1# в течение всего цикла пакетной передачи. Процессор принимает данные в каждом периоде CLK, пока установлен сигнал STREM (или пока не наступит неформальное завершение цикла).