ОПЕРАЦИИ ПЕРЕДАЧИ ДАННЫХ

---

       ЦИКЛ "ЧТЕНИЕ-МОДИФИКАЦИЯ-ЗАПИСЬ"

   В цикле "Чтение-Модификация-Запись" выполняется операция чтения, преобразование данных в АЛУ и запись данных по тому же адресу. Адресный строб AS# остается активным в течение всего цикла, делая его неделимым. Инструкция проверки и установки TAS (Test And Set) использует этот цикл для обеспечения сигнальной совместимости без взаимной блокировки процессоров в многопроцессорной системе. Инструкция TAS (единственная инструкция, использующая цикл "Чтение-Модификация-Запись") работает только с байтами. Таким образом, все циклы "Чтение-Модификация-Запись" являются байтовыми операциями. Рис. 4.5 и 4.6 иллюстрируют цикл "Чтение-Модификация-Запись".    Далее описаны состояния цикла "Чтение-Модификация-Запись".
   СОСТОЯНИЕ 0. Цикл чтения начинается с S0. Процессор помещает соответствующий функциональный код на выводы FC2-FC0 и устанавливает на R/W# высокий уровень, которым идентифицирует цикл чтения.
   СОСТОЯНИЕ 1. Входя в S1, процессор выдает необходимый адрес на шину адреса.    СОСТОЯНИЕ 2. По фронту S2 процессор форимрует AS#, LDS# и DS#.
   СОСТОЯНИЕ 3. В течение состояния S3 сигналы на шине не изменяются.
   СОСТОЯНИЕ 4. В течение S4 процессор ожидает сигнала прекращения цикла (DTACK# или BERR#) или VPA#. Когда сигнал VPA# активен во время S4, цикл становится периферийным циклом (приложение Б). Если до окончания один сигнал о прекращенииS4 ни не получен, процессор вставляет состояния ожидания (полные циклы синхронизации) до тех пор, пока не прийдет DTACK# или BERR#.
   СОСТОЯНИЕ 5. В состоянии S5 сигналы на шине не изменяются.
   СОСТОЯНИЕ 6. В состоянии S6 данные от устройства выставляются на шину данных.    СОСТОЯНИЕ 7. По срезу такта S7 процессор принимает данные от устройства и снимает сигналы LDS# и DS#. В это время устройство снимает DTACK# или BERR#.
   СОСТОЯНИЯ 8-11. В этих состояниях сигналы на шине не изменяются, а АЛУ производит необходимые преобразования над данными.
   СОСТОЯНИЕ 12. В S12 начинается часть цикла, связанная с записью. Соответствующие функциональные коды выставляются на FC2-FC0, линии адресной шины, AS# и R/W# остаются неизменными.
   СОСТОЯНИЕ 13. Сигналы на шине не изменяются.
   СОСТОЯНИЕ 14. По фронту S14 процессор устанавливает на R/W# низкий уровень.
   СОСТОЯНИЕ 15. Шина данных выходит из состояния высокого импеданса и на ней устанавливаются записываемые данные.
   СОСТОЯНИЕ 16. По фронту S16 процессор генерирует LDS# или DS# и ожидает прихода сигналов DTACK# или BERR# или VPA#. Если VPA# активен во время S4, цикл становится периферийным циклом (приложение Б). Если ни один сигнал о прекращении не получен до окончания S16, процессор добавляет состояния ожидания (полные циклы синхронизации), пока не прийдет DTACK# или BERR#.
   СОСТОЯНИЯ 17, 18. Сигналы на шине не изменяются.
   СОСТОЯНИЕ 19. По спаду тактового импульса при вхождении в состояние 19 процессор снимает сигналы AS#, LDS# и DS#. По фронту такта в конце S19 процессор переводит шины адреса и данных в состояние высокого импеданса и устанавливает высокий уровень на R/W#. В это время устройство снимает DTACK# или BERR#.